FPGA のリソースはデータビット幅の違いでどのように変わるのか (2)

2020-04-06T17:15:00+09:00 2020-04-20T08:30:51Z FPGA LabVIEW

こんにちは、ドルフィンシステムの笹生です。

さて今回は前回の続きとしまして、「FPGA のリソースはデータビット幅の違いでどのように変わるのか」の第2弾をお送りします。

今回は「除算」と「CORDIC」に関してビット幅と FPGA リソース消費量の関係を検証してみたいと思います。前回同様 LabVIEW FPGA を使い、ターゲットは FlexRIO 7951R (Virtex5 LX30) で確認をしました。

除算回路のリソースはビット幅でどう変わるか

除算回路として以下のような実装をしてみました。

除算期の入力側の Input A/B それぞれのビット幅を 8,16,,,64 bit に 8bit づつ変更してコンパイルをし、使用したリソースを比較してみます。

ベースの列は、LabVIEW FPGA で最初から使用されているリソースです。

レジスタ消費と LUT 消費をグラフにすると以下のようになりました。

やや緩い放物線でリソース消費量は増加しているようです。

恐らく回路的にビット幅の 2乗でリソースを消費するところがあるからだと推測します。

ちなみに除算回路はエンベデッドの DSP 回路、ブロックRAM は使用しませんでした。

CORDIC 回路として以下のような実装をしてみました。

ここで CORDIC アルゴリズムについて簡単に説明をしたいと思います。

CORDIC とは COordinate Rotation DIgital Computer の略称で、日本語に訳すのであれば座標回転のデジタル的な計算手法とでも訳せましょうか。

主に三角関数や、双曲線、対数などの計算を反復的かつ簡便にハードウェアに適用できるアルゴリズムです。

参考：Wikipedia CORDIC

今回はそのうち、直交座標から極座標への変換をするものを選びビット幅対リソースを比較してみました。

CORDIC についてもレジスタとLUT の消費量をグラフにしてみました。

CORDIC も比較的緩い放物線のようにビット幅に対してリソースの消費量が増加しています。

LUT とレジスタに加えて CORDIC ではビット幅が 8bit 以外は DSP も消費しており、以下のようなグラフになりました。

DSP 回路の消費に関しては 32bit より多いと消費量がぐっと増えます。

今回は「除算」と「CORDIC」に関してビット幅に対しての FPGA リソース消費量を比較してみました。

LUT とレジスタはどちらも緩い放物線（二乗カーブ）に近い増加をしています。

DSP を使用する CORDIC は 32bit を境に DSP 消費量が跳ね上がります。

これはそもそもFPGA に実装されている DSP 回路の入力ビット幅の制限があるため一定のビット幅以上で消費量が跳ね上がると推測されます。

次回は無線信号処理でも頻繁に使用される「FIRフィルタ」と「FFT」について調査したいと思います。