FPGA のリソースはデータビット幅の違いでどのように変わるのか (3)

2020-04-20T17:31:00+09:00 2020-04-20T08:31:08Z

こんにちは、ドルフィンシステムの笹生です。

さて今回も続きとしまして、「FPGA のリソースはデータビット幅の違いでどのように変わるのか」の第3弾をお送りします。

前々回は「加算」と「乗算」といった基本的な演算回路について、前回は「除算」と「CORDIC」といった少し複合的な回路について、それぞれビット幅対リソースの関係を調査しました。

今回はもう少しアプリケーションに近い「FIRフィルタ」と「FFT」に関してビット幅と FPGA リソース消費量の関係を検証してみたいと思います。今回は LabVIEW FPGA を使い、ターゲットは FlexRIO 7976R (Kintex7 410T) で確認をしました。

FIR フィルタのリソースはビット幅でどう変わるか

FIR フィルタの回路として以下のような実装をしてみました。

FIR フィルタの入力ビット幅を 8,16,,,40 bit に 8bit づつ変更してコンパイルをし、使用したリソースを比較してみます。

ベースの列は、LabVIEW FPGA で最初から使用されているリソースです。

レジスタ消費と LUT 消費をグラフにすると以下のようになりました。

縦軸のオーダーが違いすぎるので別グラフにしましたが、DSP消費は以下のようになりました。

レジスタ消費、LUT 消費はおおむねリニアに増えていきます。

ただ、これは FIR のタップ係数のビット幅が 16bit 固定だからかもしれません。

タップ係数も変動させるのであれば前回の除算器同様に放物線状に増加する傾向があるかもしれません。

DSP 消費は 24bit と32bit で明確に差がありますが、これは DSP 回路の入力ビット幅の制限があるため一定のビット幅以上で消費量が跳ね上がるのが理由だと推測されます。

FIR フィルタの回路として以下のような実装をしてみました。

FFTの入力ビット幅を　実部、虚部 8,16,,,32 bit に 8bit づつ変更してコンパイルをし、使用したリソースを比較してみます。

一言 FFT といっても設定パラメータによって機能などが変化するため、上記の結果がすべてではありません。

今回は 1024ポイントの FFT で、パイプライン設定をしたストリーム信号をリアルタイムで処理できるタイプの設定にしました。

レジスタ消費と LUT 消費をグラフにすると以下のようになりました。

FFT では BRAM(メモリ) も DSP も消費します。以下のようになりました。

FFT でもレジスタ消費、LUT 消費はおおむねリニアに増えていきます。

DSP 消費は 16bit と24bit で明確に差がありますが、これは DSP 回路の入力ビット幅の制限があるため一定のビット幅以上で消費量が跳ね上がるのが理由だと推測されます。

BRAM のほうはこれだけ見ますとほぼリニアのような増え方です。

3回にわたって、ビット幅によって使用リソースの変化がどのようになるのかを調査してみました。

回路によっては、ビット幅に比例しているものもあれば、放物線的に増えるものもあり、アプリケーションよりの FIR フィルタや FFT では割とリニアに対応していることがわかりました。

実際のところ実装後にビット幅を変更することはかなり難しい部分も多いので、実装前の見積もり段階である程度ビット幅によるリソース消費量はどのような感じかつかんでおくと後で困ることは少ないのではないかと思います。